以下的文章是一篇對於external clock generator提出非常大反駁的文章，我雖然還沒有完全領會，不過Dan Lavry是美國非常有名的AD/DA converter設計者，所以我翻譯他在Forum上所說的文章來給大家看一看，更多的技術討論我會在這篇文章中用回覆的方式來增加...(Paul Fang)
以下的方塊圖顯示了為何內部的AD Clock操作會優於外部的，這個"優於"兩個字也可以用"Low Jitter"(低的時基錯誤)來取代，我們對於AD Clock的需求是希望這一個周期與下一個週期的Clock都是相等的，它的表現愈好，也就代表它的時基錯誤愈少。
這樣的訊號在定義上，是不能從外部的Clock載入任何資料進入AD的，重複的Clock訊號並沒有空間來容納任何其他訊號。在電子學的語言裡，重複的訊號載波是沒有調變(no modulation)的，這句話已經足以提供充分的理由來拆穿用外部的clock訊號會改善時基錯誤的謊言。
另一個足以拆穿這樣宣稱錯誤的理由是: 外部的Clock訊號"並不知道"AD正在做什麼事，外部的訊號"並沒有接收任何來自AD的資料" ，外部的Clock訊號"只是用來驅動"AD，因此外部的Clock訊號"無法事先知道"改善AD的需求是什麼。
以下是方塊圖，顯示 外部Clock訊號的單元(位於左方), 驅動 3台AD轉換器 (位於右方): 
請注意在內部Clock模式，最低的時基錯誤電路- 一個設計良好的基準crystal clcok，正在驅動AD3 (右邊最下面那台)，這是一個理想的設定。
在外部clock的操作裡， 外部clock正顯示了如何驅動AD1 以及AD2 (右上以及右中)，讓我們檢驗外布clock增加了累積的時基錯誤的原因， 外部clock內部的震盪器也釵釩雱C的時基錯誤，但是:
1. 線本身造成了時基錯誤
2 線本身導引了外部的電磁場(空氣中的)而造成時基錯誤
3. 長的導線導致訊號升旗的時間變慢(Skin Effect--肌膚效應)而增加了時基錯誤
4. 不好的導線終端電阻，衝擊了重複循環週期而導致時基錯誤
5. 除了潛在沿著導線本身的地線產生的接地迴圈以外，接收端本身增加了時基錯誤
6. PLL電路不穩定而不能除去累積的時基錯誤
7. 第二個震盪器--可變震盪器(a pull able crystal type at best) 增加了時基錯誤，可變震盪器並沒有比固定式震盪器的時基錯誤低
以上總結:
如果可能，使用內部AD clcok是比較推薦的方法。
在"理論上"絕不可能說使用外部的clock會比使用內部的clock來的好的道理:
1. 單獨的外部clock產生器沒有理由能夠送出"特別的訊號" 去改善AD，因為任何的特別訊號都意味著更多的時基錯誤，低時基錯誤的宣稱同等於簡單的clock之外沒有多餘的線路。
2. 單獨的Clock訊號並無法修正或改善另一個盒子(AD轉換器)的時基錯誤，因為它並不知道AD正在做什麼，這台外部clock訊號不知道的是他正在驅動的AD是帶著很大的時基錯誤、是只有一點點的時基錯誤還是有減低jitter的特殊線路，這三種形式的組合， 使得外布的Clock產生器無法比內部的clock表現更好， 這裡並沒有任何的魔術，而其他的宣稱都只是廢話!
在實用上，有釵h其他的因素會增加時基錯誤，事實上，釵h台外部Clock機器以及AD的串聯(driver, cable, receiver, pll circuit 以及 pull able oscillator) 都比直接固定的石英clock要多很多雜訊。
以下是需要使用外部clock的案例(比如說有釵h機器或是很複雜的設定):
當使用外部的clock產生器時，使用一台超低時基錯誤的產生器並沒有幫助，因為時基錯誤是由剛剛所提到的其他的因素來決定的
然而，也沒有理由因為連結複雜就要使用一個有低時基錯誤的外部clock，因為幾乎所有便宜的石英震盪器所產生的clock都可以產生比"連結"設備所產生的時基錯誤還低的clock訊號。
為了銷售外步clock產生器時所引用的錯誤觀念，宣稱外部clock比較好是主觀的聽覺證明下得到的多數結論，並且暗示著會改善時基錯誤的表現，聲音本身"充滿了"主觀的証明，通常都來自真正相信他們自己所說的人，在這種情形下，支持愈多的時基錯誤是件好事的人是無知的，而一般暗示說使用外步clock會降低時基錯誤的都是廢話!
